Verilog代码设计之时分复用

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新年快乐！开工大吉！ 做芯片第一要追求的是功能，在保证功能都满足的情况下追求性能，在性能满足的情况下追求成本，也就是面积。当然功耗也十分重要。 提高速度和降低面积属于两个矛盾的目标，各自努力的方向基本相反，想要更快的运行速度，就得堆更多的资源，在具体的设计中往往需要折中（Trade off）。 在性能允许条件下采用时分复用更多的逻辑来减少芯片的面积，面积及成本。 加比选 通常情况下面积关系为加法器 > 比较器 > 选择器，乘法器可以认为是多个加法器。 所以就有先选后比，先选后加，先选后乘。 assign sum[4:0] = enable ? (data_a + data_b) : (data_c + data_d); assign add_a[3:0] = enable ? data_a : data_c; assign add_b[3:0] = enable ? data_b : data_d; assign sum[4:0]   = add_a + add_b; 画个图意思一下。 图中的加法器可以替换成，比较器，乘法器，一个运算单元， ………………………………