令人痛苦的X！为什么调试X那么困难？

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造成调试困难的因素有很多，其中包括取值未知（“X”）的情况。X是VHDL、Verilog、SystemVerilog等语言标准所定义的众多逻辑值之一，可以代表1、0或Z，也就是说X的值是未知的，从而能够预示设计或验证环境逻辑仿真中逻辑信号的不确定性。让事情变得更加复杂的是，在RTL和Gate仿真中，X的不确定性是各有不同。默认情况下，RTL逻辑仿真器的处理方式较为乐观，也就是允许X在逻辑上被阻塞。举一个比较典型的例子，多路复用器的选择信号具有X值时，这个X值是否会被传播取决于其建模方式。具体请参阅下表。 ▲  图1 该表格最初发表于一篇题为“I’m Still In Love with My X!”的DVCon 2013会议论文，作者是Sutherland HDL。 请重点留意在建模中如何确定仿真器是否允许多路复用器传递0、1或X值。请注意，在实际芯片中，信号值始终为1（高电压）或0（低电压）。 ………………………………