几种自动生成verilog代码的方法

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今天给大家介绍6种自动生成verilog代码的方法。 第一种： python直接write到文件 f = open ( 'mytest.v' , 'w' ) # rtl = ... f . write ( rtl ) 说明：这种方法相当简单朴素，python做出需要的字符串，写到文件。好处是不需要技巧，坏处是python代码可维护性较差。 第二种： 读配置文件再生成 与第一种的差异是，把各种可配置的信息存到配置文件里，如excel、json、yaml，在脚本里读取配置文件再用第一种方法生成字符串。 这种方法的好处是脚本相对固定，只需要修改配置文件就可以重新生成verilog代码。但python脚本还是相对较乱，因为从配置参数到目标verilog中间需要各种字符串处理，如正则替换，format，进制转换等。当目标verilog的格式要求一变，python脚本还是需要重写。 第三种： 利用模板语言 现在我们来利用模板语言，比如jinja2，（ https://docs.jinkan.org/docs/jinja2 ………………………………