主要观点总结
本文介绍了片上网络 (NoC) 技术在系统级芯片 (SoC) 设计中的应用，特别是针对人工智能 (AI) 应用的SoC设计。文章重点介绍了一种新兴的NoC瓦格化技术，它有助于加速开发、便于扩展、支持SoC的降功耗技术并提高设计重用。文章还讨论了NoC在SoC设计中的应用挑战和解决方案。
关键观点总结
关键观点1: NoC瓦格化技术的引入背景和重要性
随着SoC设计的复杂性增加，尤其是针对AI应用的SoC，NoC瓦格化技术变得至关重要。它解决了传统手工方法在PE阵列设计中遇到的耗时、易出错和不方便扩展的问题。
关键观点2: NoC瓦格化技术的工作原理和优势
NoC瓦格化技术采用成熟、稳健的NoC IP，使扩展更容易、缩短设计时间、加快测试速度并降低设计风险。它使用自动化工具来快速生成PE阵列和NoC，并配置PE中的NIU，从而消除人为错误的可能性。
关键观点3: NoC瓦格化技术在AI SoC设计中的应用
在AI SoC设计中，NoC瓦格化技术特别适用于包含处理单元 (PE) 阵列的SoC，这些PE阵列可以被视为“软瓦格”。Arteris公司的NoC IP产品和NoC工具为设计师提供可靠的支持。
关键观点4: 获取更多信息
文章最后提供了Arteris公司的三份技术白皮书，通过扫描二维码即可获取。这些资料包括Arteris AI Tiling 总览、Arteris FlexNoC 5 互联 IP 产品手册和Arteris Ncore缓存一致性互联 IP 产品手册。
文章预览
片上网络 (NoC) 技术在系统级芯片 (SoC) 设计中的应用已被证实可以减少布线拥塞并降低功耗。现在，一种新的NoC瓦格化(NoC-enabled tiling)方法有助于加速开发、便于扩展、支持SoC的降功耗技术并可提高针对人工智能 (AI) 应用的SoC设计重用。在本文中，我们将假设 AI 包括机器学习 (ML) 和推理等用例。 工程学中的一个挑战是，同一个术语可能被用来指代不同的事物。例如，术语“瓦格 (tile)”就具有多种含义。有些人将瓦格等同于芯粒 (chiplet)，芯粒是独立的小型裸硅芯片 (die)，实际使用时安装在普通硅衬底或有机衬底或中介层上。芯粒可以被认为是“硬瓦格”。 相比之下，许多SoC，包括那些用于AI应用的SoC，都采用处理单元 (processing elements, PE) 阵列，这可以被视为“软瓦格”。例如图 1 所描述的通用SoC。 图 1. 包含NPU的SoC的高级框图。 除了包含多个通用CP
………………………………
