搞芯片，不懂逻辑综合可不行！

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根据摩尔定律的发展，晶体管的Poly的最小栅极长度已经到达了1nm甚至更小，集成电路的规模越来越大，集成度越来越高。因而，设计者已经无法像最原始的手动将 HDL（Verilog/VHDL） 等描述语言转化为电路图，并描述元件间互联来产生一个门级网表。所以，各种用于 ASIC设计的EDA工具（如DC、Genus等） 也应运而生。 图1. 逻辑综合在整个IC设计流程RTL2GDS之间的位置 在整个ASIC设计的流程中，需要前端设计工程师完成可实现功能的 RTL代码 ，最后到用于流片的 GDSII 则是包含芯片制造厂家的工艺信息，这中间逻辑综合起到了很重要的桥接作用。 综合工具会根据我们使用的芯片厂商提供的标准单元库文件的信息，将HDL的RTL代码转化为带工艺信息的门级电路网表（netlist），进行formal形式验证，确保综合过后与RTL阶段功能逻辑一致后，综合阶段时序没风险后再交 ………………………………