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三星电子（Samsung Electronics Co.）晶圆代工高层透露，最新 2 nm制程技术可将晶片尺寸缩小 17%。 《韩国经济日报》22日报导，三星晶圆代工制程设计套件（PDK）研发团队副总裁Lee Sungjae在《Siemens EDA Forum 2024》的主题演说中指出，三星采用的最新「背面电轨」（BSPDN，又称「晶背供电」）晶片制造技术，可让2nm芯片的尺寸比传统前端（front-end）配电网络（PDN）技术缩小17%。 Sungjae指出，三星预定2027年量产2nm芯片时采用BSPDN技术，该科技还可将效能、功率分别提升8%、15%。这是三星晶圆代工事业首度有高层向大众揭露BSPDN细节。 BSPDN被称为次世代晶圆代工技术，主要是将电轨置于硅晶圆背面，进而排除电与信号线的瓶颈，进而缩小芯片尺寸。 相较之下，英特尔（Intel Corp.）预计今年就会在相当于2nm的Intel 20A制程采用BSPDN技术，该公司将之称为「PowerVia」。台
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