EDA能否降低大型AI芯片的时序复杂性？

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本文由半导体产业纵横编译自electronicdesign 大多数EDA软件的主要参与者都在生产更先进的时序收敛工具，即在满足设计时序约束的同时确定芯片的时钟频率。 为了在人工智能时代保持领先地位，半导体公司甚至许多系统公司都在推出一类新型超大型片上系统(SoC)，利用先进的工艺节点将数百亿个晶体管塞入硅片中，突破了现代芯片的极限。这些芯片包含超过十亿个标准单元、越来越多的第三方 IP 以及多达数千个时钟来保持一切协调。在上市时间不断缩短的情况下，所有这些因素都导致复杂性激增。 随着晶体管的缩放速度放缓，将异质芯片或小芯片绑定在 2.5D 和 3D 配置中，将更多的平方毫米的硅压缩到一个封装中，也成为了标准做法。 Ausdia首席执行官Sam Appleton表示，这种复杂性给片上时序带来了挑战。所有通过这些巨大硅片的信号都必须在正确的 ………………………………