Sony要进入小pixel方向了

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Sony于近日发表了0.8μm像素的研究 研究的主要成果是如何在0.8μm像素尺寸下实现低暗噪声和高满阱容量(FWC)的二维晶体管堆叠CMOS图像传感器(CIS)。       近年来，两层晶体管堆叠的CMOS图像传感器因其适应像素缩小和复杂架构的能力而备受关注。在缩小像素尺寸的同时保持高分辨率图像的特性、优化像素晶体管的布局以提高灵活性、减少输入参考随机噪声以及在不降低双像素固定和电气隔离的情况下实现高满阱容量。现有的层间连接主要基于Cu-Cu键合和3D顺序集成，但3D顺序集成虽然能有效减少寄生电容，却会降低像素晶体管布局的灵活性。       论文提出了一种先进的两层晶体管堆叠0.8μm双像素CIS，通过在深接触点和光电二极管硅之间引入中间多晶硅布线(IPW)来提高布局灵活性和减少输入参考随机噪声。 具体来说， 1. 中间多晶硅布线(IPW) :在深接触 ………………………………