MCU微课堂|CKS32K148 SCG（二）

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MCU 微课堂 CKS32K148 SCG（二） 第四十六期 2024.9.27 六、SCG寄存器配置 在前文中，已经对SCG时钟进行了整体介绍，下面以RUN模式下配置SPLL为系统时钟源为例，对时钟配置的具体方法进行讲解。 图5 SYSCLK生成流程 在RUN模式下选择SPLL作为系统时钟源时，应对SPLL时钟进行相关使能操作，同时应保证SPLL的输出信号频率在正常工作频率90~160MHz范围内。在对SPLL的配置中，有两个较为重要的寄存器，分别是SCG_SPLLCSR和SCG_SPLLCFG。 图6 SCG_SPLLCSR寄存器 在SCG_SPLLCSR寄存器中，我们应重点关注如下几位： 图7 SPLL系统时钟选择与有效位 图8 SPLL时钟使能位 图9 SCG_SPLLCFG寄存器 在SCG_SPLLCFG寄存器中，我们应关注如下两位： 图10 SPLL倍频系数位 图11 SPLL分频系数位 可知，SPLL对参考时钟信号能够进行16~47倍频和最大8分频。 由于SPLL以SOSC作为参考时钟源，还应在寄存器SCG_SOSCCSR中对SOS ………………………………