【半导体】台积电3D封装，向3μm迈进！

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  芯片项目组创始团队招募！◀ 点击查看！   台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装技术将快速发展。在该公司最近的技术研讨会上，台积电概述了一份路线图，到 2027 年，该技术将从目前的 9μm 凸块间距一路缩小到 3μm 间距，将 A16 和 N2 芯片组合堆叠在一起。 台积电拥有多项先进封装技术，包括 2.5D CoWoS 和 2.5D/3D InFO。也许最有趣（也是最复杂）的方法是他们的 3D 堆叠集成芯片系统 (SoIC) 技术，这是台积电对混合晶圆键合的实现。混合键合允许将两个先进的逻辑器件直接堆叠在一起，从而实现两个芯片之间的超密集（和超短）连接，主要针对高性能部件。目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。虽然采用率正在增长，但当前这一代技术受到芯片尺寸和互连间距的限制。 但 ………………………………